การลดปัญหาทูมสโตนคอมโพเน้นท์ โดยใช้แนวทางซิกส์ ซิกม่า กรณีศึกษา : กระบวนการประกอบแผ่นวงจรชนิดอ่อน

Abstract

งานวิจัยนี้มีวัตถุประสงค์เพื่อแก้ไขปัญหาทูมสโตนคาปาซิเตอร์ ของกระบวนการประกอบแผ่นวงจรชนิดอ่อน โดยการประยุกต์ใช้หลักการบริหารคุณภาพตามแนวทางซิกส์ ซิกม่า จากข้อมูลในอดีตพบว่า โมเดลเดนาลี่ซึ่งเป็นโมเดลตัวอย่างเกิดปัญหาทูมสโตนคาปาซิเตอร์ มากถึง 48% ของปัญหาที่เกิดขึ้นทั้งหมด หรือคิดเป็น 1,154 ดีพีพีเอ็ม และส่งผลให้ได้ผลผลิตที่ยอมรับได้อยู่ที่ 98.4% ของงานที่ผลิตทั้งหมด วิธีการดำเนินการวิจัยประกอบด้วย 5 ขั้นตอน โดยเริ่มจาก การระบุปัญหาและการวัด ซึ่งผู้วิจัยได้ศึกษาปัญหาและหาสาเหตุของปัญหาใน 3 ขั้นตอนได้แก่ การพิมพ์ลายแผงวงจร การวางคอมโพเน้นท์ และการอบชิ้นงานด้วยเครื่องอบความร้อนที่มีลักษณะเป็นสายพาน จากนั้นทำการวิเคราะห์ระบบการวัดและประเมินความสามารถของกระบวนการ แล้ววิเคราะห์หาสาเหตุที่แท้จริงด้วยวิธีการทางสถิติ เมื่อทราบสาเหตุที่แท้จริงแล้ว จึงทำการปรับปรุงโดยใช้เทคนิคการออกแบบการทดลองและการออกแบบใหม่ สุดท้ายคือขั้นตอนการควบคุม โดยวางแผนเพื่อควบคุมกระบวนการให้สามารถธำรงไว้ซึ่งผลของการปรับปรุง ผลการวิจัยพบว่าหลักการบริหารคุณภาพตามแนวทางซิกส์ ซิกม่าสามารถลดปัญหาทูมสโตนคาปาซิเตอร์ ในโมเดลเดนาลี่ ของกระบวนการประกอบแผ่นวงจรชนิดอ่อนได้ถึง 73% คือจาก 1,154 ดีพีพีเอ็ม ลงเหลือ 314 ดีพีพีเอ็ม และทำให้ได้ผลผลิตที่ยอมรับได้ถึง 99.66% ของงานที่ผลิตทั้งหมด

The objective of this research was to solve the tombstone capacitor effect problem in Printed Circuit Assembly process by applying the six sigma technique. The study of previous data for Denali model showed that the Tombstone capacitor problem occurred up to 48% which equaled to 1,154 DPPM with acceptable output (yield) at 98.4%. The research methodology composed of 5 steps starting with defining the problem and measurement phases. The researcher indicated and investigated the causes of problems at Solder paste printing process, SMT placement process, and Reflow oven process. Measurement system and process capability were also analyzed and assessed in the next phase. The causes of problems were analyzed with statistical tests. The Design of Experiment (DOE) and Redesign techniques were later used in the improvement phase. Finally, in the control phase, the process control plan was assigned for maintaining the result of improvement. The result showed that the six sigma technique can reduce the tombstone capacitor problem from 1,154 DPPM to 314 DPPM or 73% and acceptable output (yield) at 99.66% for the Denali model in Printed Circuit Assembly Process.